| 出展者セミナープログラム |
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| 開始時間 | 会 場 | 講演内容 | 終了時間 |
| 10:30 | 第2会場 |
FPGA Compilerll Ver3.0による、最新FPGA合成手法 日本シノプシス（株） 岸野 和弘（技術本部 ハイレベル デザイン ツール グループ） |
11:15 |
| 11:30 | 第2会場 |
テスト設計のトータルソリューション 日本シノプシス（株） 高梨 武紀（技術本部 ハイレベル デザイン ツール グループ） |
12:15 |
| 第3会場 |
システム設計環境の改善提案 −部品情報・部品表管理システム メンター・グラフィックス・ジャパン（株） 鈴木 貞雄（システム営業技術本部 コンサルティング 担当部長） |
12:15 | |
| 第6会場 |
DAI Signalscan TX and DAI Checkbench TX for Functional Verification イノテック（株） Dean Drako（President / Design Acceleration Inc.） |
12:15 | |
| 第7会場 |
Veiwlogic ハイスピードシステムデザインソリューション 伊藤忠テクノサイエンス（株） 谷口 耕三（アプリケーションエンジニア） |
12:15 | |
| 第12会場 |
シノプシス・ツールによるスタティック検証環境の実現 日本シノプシス（株） 丹羽 清（技術本部 ハイレベル デザイン ツール グループ プロジェクトマネージャー） |
12:15 | |
| 13:00 | 第1会場 |
CADナビゲーション （株）ベスト・テクノロジー 小野寺 則仁（課長） |
13:45 |
| 第2会場 |
システムオンチップ設計に向けたハードIPタイミングモデル生成ツール 日本シノプシス（株） 斎藤 祐一（技術本部 ディープ サブミクロン ツール グループ 技師） |
13:45 | |
| 第3会場 |
高速アナログ・回路シミュレータSMARTSPICE （株）シルバコ・ジャパン Mark Wood（アプリケーションエンジニア主任） |
13:45 | |
| 第5会場 |
短TAT ASICーモジュール・ベース・アレイの紹介 （株）図研 朝倉 尉 |
13:45 | |
| 第6会場 |
HW/SWシステム コ・デザインと " Virtual System Prototyping " （株）ガイア・クリエイション Graham Hellestrand（President／VaSt Systems Technology, Corp.） |
13:45 | |
| 第7会場 |
ASIC/MPU協調検証 シミュレータの紹介 ガイオ・テクノロジー（株） 岡田 利一（市場開拓グループ長） |
13:45 | |
| 第8会場 |
シノプシス・ライブラリ向けのパワー・キャラクタライズ自動化手法 日本シノプシス（株） 植村 賢（技術本部 ディープ サブミクロン ツール グループ 主任） |
13:45 | |
| 第12会場 |
システム検証におけるコ・ベリフィケーションの取入れ方 日本シノプシス（株） 松丸 康幸（技術本部 ハイレベル ベリフィケーション ツール グループ 主任） |
13:45 | |
| 14:00 | 第1会場 |
ゼロバグ・デザインへ向けて パシフィック・デザイン（株） Steven D. White （President/0-In Design Automation,Inc.） |
14:45 |
| 第2会場 |
ハイスピード基板設計のデファクト、インターコネクトシンセシス メンター・グラフィックス・ジャパン（株） 佐藤 永弘（第2営業本部 営業部 営業4課） |
14:45 | |
| 第3会場 |
I-logix 高品位上流設計紹介 “Statemata MAGNUM”を活用した設計仕様の確定法 伊藤忠テクノサイエンス（株） 米澤 紳一（アプリケーションエンジニア） |
14:45 | |
| 第4会場 |
低価格、高機能、動作合成ツールの登場 （株）IKテクノロジー 嶋崎 等（システム開発部 部長） |
14:45 | |
| 第5会場 |
IP/システムLSIプロトモデリング及び検証環境 （株）図研 辻 智之（主任） |
14:45 | |
| 第6会場 |
データパス合成ツールModule Compilerのご紹介 日本シノプシス（株） 浅利 和彦（技術本部 ハイレベル デザイン ツール グループ プロジェクトマネージャー） |
14:45 | |
| 第7会場 |
VisualHDLによる設計効率化 セイコーインスツルメンツ（株） 牧野 潔（システム営業技術部） |
14:45 | |
| 第8会場 |
構造化カスタム設計におけるスタティックタイミング・ソリューション 日本シノプシス（株） 関口 聡（技術本部 ディープ サブミクロン ツール グループ 主任） |
14:45 | |
| 第9会場 |
デジ/アナ混在超高速ミュレータ「ADIT」 パシフィック・デザイン（株） Andy Huang（Presiden & CEO/ACAD,Inc.） |
14:45 | |
| 第11会場 |
Avant! 「Single Pass Design Methodology」 アバンティ ジャパン（株） 石神 英明（メインゲイトエレクトロニクス（株） 技術本部部長） |
14:45 | |
| 15:00 | 第1会場 |
SOC Testing with Embedded ATE パシフィック・デザイン（株） Armagan Akar（Director, Asia Pacific） |
15:45 |
| 第2会場 |
Design VERIFYerを用いたフォーマル検証について エス・シー・ハイテク（株） Scott Sandler（アジア担当マネージャー／Chrysalis Symbolic Design Inc.） |
15:45 | |
| 第3会場 |
Saber “MIXED SIGNAL SIMULATOR”の活用方法 伊藤忠テクノサイエンス（株） 中村 淳（アプリケーションエンジニア） |
15:45 | |
| 第4会場 |
SOC向け新検証手法 H/S co-verificationの新アプローチ パシフィック・デザイン（株） Richard Curtin（CEO/Simpod,Inc.） |
15:45 | |
| 第5会場 |
パソコンによるLSIデザイン“Tanner EDA Tools”の紹介 （株）図研 松尾 佳子（（株）リアルビジョン） |
15:45 | |
| 第6会場 |
シノプシスのコンサルティング・サービス 日本シノプシス（株） 森 俊隆（技術本部 設計コンサルティング グループ グループマネージャー） |
15:45 | |
| 第7会場 |
カバレッジツールを利用した新しい検証手法 セイコーインスツルメンツ（株） 平川 聡（システム営業技術部） |
15:45 | |
| 第8会場 |
Transactionベースによるベリフィケーション手法とその利用 兼松エレクトロニクス（株） Dean Drako（President and CEO/Design Acceleration INC） |
15:45 | |
| 第9会場 |
組み込み型合成環境「Certify」 パシフィック・デザイン（株） Andrew Haines（Vice President of Marketing/Synplicity,Inc.） |
15:45 | |
| 第10会場 |
ハイレベル検証の新手法 兼松デザインテクノロジー（株） John Sanguinetti（社長／C2DA社） |
15:45 | |
| 第11会場 |
Avant! 「Silicon Early Access」 アバンティ ジャパン（株） 小川 久人（マネージャー／メインゲイトエレクトロニクス（株）） |
15:45 | |
| 第12会場 |
メンター・グラフィックスの提案するIP戦略 メンター・グラフィックス・ジャパン（株） 岡崎 健二（第1営業本部 営業部 部長） |
15:45 | |
| 16:00 | 第2会場 |
シノプシスが提案する超高速総合検証環境 日本シノプシス（株） 吉村 章（技術本部 ハイレベル ベリフィケーション ツール グループ グループマネージャー） |
16:45 |
| 第3会場 |
システム・オン・チップに向けたデザインサービス メンター・グラフィックス・ジャパン（株） 吉崎 哲郎（第1営業本部 営業部） |
16:45 | |
| 第6会場 |
EDAライセンスを有効活用してシステム費用を節約する方法 −LSFによるワークロード管理事例 − ダイキン工業（株） 舟本 勝（電子システム事業部 シニアコンサルタント） |
16:45 | |
| 第10会場 |
Meropa製ハイレベルシンセンスツール タイミング・面積の最適化を可能に… 兼松デザインテクノロジー（株） David Knapp（社長／Meropa社） |
16:45 | |
| 第11会場 |
Design Budgeterを用いた合成手法 日本シノプシス（株） 長谷川 達之（技術本部 ハイレベル デザイン ツール グループ 主任） |
16:45 |
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