| 出展者セミナープログラム |
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| 開始時間 | 会 場 | 講演内容 | 終了時間 |
| 10:30 | 第1会場 |
OrCAD社が提唱するEnterprise EDAとは サイバネットシステム（株） 北島 徹雄（EDA部） |
11:15 |
| 第6会場 |
シノプシスのパワー・ソリューション 日本シノプシス（株） 木津 眞（技術本部 ハイレベル デザイン ツール グループ 主任） |
11:15 | |
| 第10会場 |
デジタル信号処理システムCOSSAPとビヘイビア合成ツールBehavioral Compilerを用いた設計事例 日本シノプシス（株） 中野 淳二（技術本部 ハイレベル デザイン ツール グループ 主任） |
11:15 | |
| 第11会場 |
シノプシスのEDA ソリューション・ロードマップ 日本シノプシス（株） 津留 眞人（技術本部 本部長） |
11:15 | |
| 11:30 | 第2会場 |
カスタムチップ・エミュレータ、Celaroによる検証方法 メンター・グラフィックス・ジャパン（株） 梅本 啓（システム営業技術1部 技術4課 課代理長） |
12:15 |
| 第3会場 |
PCで使う先進レイアウト・ツールCELEBRITY （株）シルバコ・ジャパン 桑垣 武司（アプリケーションエンジニア） |
12:15 | |
| 第5会場 |
高速DSP（TI62XXシリーズ）の設計事例 （株）オーエステクノロジー 鵜澤 安寿（代表／（有）ロステアカ） |
12:15 | |
| 第6会場 |
テスト設計のトータルソリューション 日本シノプシス（株） 高梨 武紀（技術本部 ハイレベル デザイン ツール グループ） |
12:15 | |
| 第7会場 |
CSi ディープサブマイクロン対応のタイミングモデルを自動生成する“DynaBlock” 伊藤忠テクノサイエンス（株） 渡辺 良雄（アプリケーションエンジニア） |
12:15 | |
| 第8会場 |
SubwavelengthDesign /超微細化ICデザイン＆レイアウトベリフィケーション “全てのデザイナーにおくる0.2μm以下を設計するための知識と提案” 兼松エレクトロニクス（株） （Numerical Technologies INC） |
12:15 | |
| 第10会場 |
シノプシスが提案するデザイン・リユース手法 日本シノプシス（株） 森 俊隆（技術本部 設計コンサルティング グループ グループマネージャー） |
12:15 | |
| 第11会場 |
システム検証におけるコ・ベリフィケーションの取入れ方 日本シノプシス（株） 松丸 康幸（技術本部 ハイレベル ベリフィケーション ツール グループ 主任） |
12:15 | |
| 13:00 | 第1会場 |
低価格、高機能、動作合成ツールの登場 （株）IKテクノロジー 嶋崎 等（システム開発部 部長） |
13:45 |
| 第2会場 |
EDAライセンスを有効活用してシステム費用を節約する方法 −LSFによるワークロード管理事例 − ダイキン工業（株） 舟本 勝（電子システム事業部 シニアコンサルタント） |
13:45 | |
| 第3会場 |
ディープサブミクロン対応高精度配線容量抽出DISCOVERY （株）シルバコ・ジャパン 桑垣 武司（アプリケーションエンジニア） |
13:45 | |
| 第4会場 |
IP/システムLSIプロトモデリング及び検証環境 （株）図研 辻 智之（主任） |
13:45 | |
| 第5会場 |
ディープサブミクロン時代のIC 設計における回路の完全性、ノイズ等を検証する静的な解析ツール：MosCIRCのご紹介 セイコーインスツルメンツ（株） Chandra Somanathan（Moscape,Inc.） |
13:45 | |
| 第6会場 |
システムオンチップ設計に向けたハードIPタイミングモデル生成ツール 日本シノプシス（株） 斎藤 祐一（技術本部 ディープ サブミクロン ツール グループ 技師） |
13:45 | |
| 第7会場 |
カバレッジツールを利用した新しい検証手法 セイコーインスツルメンツ（株） 平川 聡（システム営業技術部） |
13:45 | |
| 第8会場 |
Transactionベースによるベリフィケーション手法とその利用 兼松エレクトロニクス（株） Dean Drako （President and CEO/Design Acceleration INC） |
13:45 | |
| 第9会場 |
RTL estimation Toolを用いた新しいHDL設計環境と運用事例 セイコーインスツルメンツ（株） 宇津喜 眞（システム開発部 プロダクトマネージャー） |
13:45 | |
| 第10会場 |
Bridging the Gap Between Deep-Submicron IC Manufacturing and Design NTTアドバンステクノロジ（株） Dr. Chune-Sin Yeh（副社長／BTA Technology, Inc.） |
14:45 | |
| 第11会場 |
シノプシスの次世代デザインプランニング・メソドロジー 日本シノプシス（株） 二階堂 輝（技術本部 ディープ サブミクロン ツール グループ 主任） |
13:45 | |
| 14:00 | 第1会場 |
高性能データパスコンパイラMustang 最新機能V3.0のご紹介 セイコーインスツルメンツ（株） 井上 賢（システム営業技術部） |
14:45 |
| 第2会場 |
SOC時代の回路設計基礎知識 （株）エッチ・ディー・ラボ 桜井 至（テクニカル・フェロー） |
14:45 | |
| 第3会場 |
システムLSIを実現する最新メモリ・シミュレーション技術 （株）スピナカー・システムズ Sanjay K. Srivastava（社長／Denali Software社） |
14:45 | |
| 第4会場 |
パソコンによるLSIデザイン“Tanner EDA Tools”の紹介 （株）図研 松尾 佳子（（株）リアルビジョン） |
14:45 | |
| 第5会場 |
フォーマル検証モデルチェッカ『Formal Checker』のご案内 （株）ベスト・テクノロジー 生駒 博史（課長代理） |
14:45 | |
| 第6会場 |
EscaladeIPデザインの作成と再利用 伊藤忠テクノサイエンス（株） 渡辺 雄一郎（アプリケーションエンジニア） |
14:45 | |
| 第7会場 |
VisualHDLによる設計効率化 セイコーインスツルメンツ（株） 牧野 潔（システム営業技術部） |
14:45 | |
| 第8会場 |
IPモデル・ソリューション 日本シノプシス（株） 小林 亘（技術本部 ハイレベル ベリフィケーション ツール グループ 主任） |
14:45 | |
| 第9会場 |
SOC Testing with Embedded ATE パシフィック・デザイン（株） Armagan Akar（Director, Asia Pacific） |
14:45 | |
| 第11会場 |
PNC EDVS高速高密度PCB基板の設計表 インフォメーション・テクノロジー・ソリューション（株） 汐田 教章（Manager ITS） |
14:45 | |
| 第12会場 |
大規模システムオンチップ対応設計システムOPENCAD V6 NEC 箕輪 政幸（半導体ソリューション技術本部 プロジェクトマネージャ） |
14:45 | |
| 15:00 | 第1会場 |
メモリ設計向けSpiceネットリスト圧縮ツールSpiceCut-Memoryのご紹介 セイコーインスツルメンツ（株） 柿木 利彦（システム営業技術部） |
15:45 |
| 第2会場 |
新発想：セルフペースの高度HDL設計ノウハウの習得 （株）エッチ・ディー・ラボ 小林 優（取締役） |
15:45 | |
| 第3会場 |
IPの再利用を自動化するハイレベルシンセシス （株）ソリトンシステムズ Viraphol Chaiyakul Ph.D（President/YExplorations,Inc.） |
15:45 | |
| 第4会場 |
SOC向け新検証手法 H/S co-verificationの新アプローチ パシフィック・デザイン（株） Richard Curtin（CEO/Simpod,Inc.） |
15:45 | |
| 第5会場 |
組み込み型合成環境「Certify」 パシフィック・デザイン（株） Andrew Haines（Vice President of Marketing/Synplicity,Inc.） |
15:45 | |
| 第6会場 |
DAI Signalscan TX and DAI Checkbench TX for Functional Verification イノテック（株） Dean Drako（President / Design Acceleration Inc.） |
15:45 | |
| 第7会場 |
検証目的に応じた最適なH/W・S/W協調検証手法 セイコーインスツルメンツ（株） 小笠原 広治（システム営業技術部） |
15:45 | |
| 第8会場 |
構造化カスタム設計におけるスタティックタイミング・ソリューション 日本シノプシス（株） 関口 聡（技術本部 ディープ サブミクロン ツール グループ 主任） |
15:45 | |
| 第9会場 |
ゼロバグ・デザインへ向けて パシフィック・デザイン（株） Steven D. White（President/0-In Design Automation,Inc.） |
15:45 | |
| 第10会場 |
BTA's New ECAD Tools "Glacier and AnalogXpert" - Gate Level HCI Simulation: From BTABERT to Glacier - AnalogXpert: An Analog Designer's Companion to Success NTTアドバンステクノロジ（株） Dr. Zhihong Liu（社長／BTA Technology, Inc.） |
16:45 | |
| 第11会場 |
Network “Maximizing Productivity：Computer Farm for EDA” 「EDAツールを利用したLSI／電子機器設計における、最適なインフラ環境について」 “Maximizing Productivity：Computer Farm for EDA” 伊藤忠テクノサイエンス（株） 伊与部 信二 |
15:45 | |
| 第12会場 |
メンター・グラフィックスのハード/ソフト協調検証/設計ストラテジーとSeamless CVE最新機能 メンター・グラフィックス・ジャパン（株） 柴下 哲（エンベデットソリューション部 部長） |
15:45 | |
| 16:00 | 第2会場 |
次世代移動体通信システムのプロダクト・インプルメンテーション （株）エッチ・ディー・ラボ 太田 博之（取締役） |
16:45 |
| 第3会場 |
IIBM EDAを用いた最先端LSIの設計事例 インフォメーション・テクノロジー・ソリューション（株） 大矢 幸雄（Manager/ITS） |
16:45 | |
| 第4会場 |
デジ/アナ混在超高速ミュレータ「ADIT」 パシフィック・デザイン（株） Andy Huang（President & CEO/ACAD,Inc.） |
16:45 | |
| 第6会場 |
シノプシスが提案する超高速総合検証環境 日本シノプシス（株） 吉村 章（技術本部 ハイレベル ベリフィケーション ツール グループ グループマネージャー） |
16:45 | |
| 第7会場 |
LSI設計・検証技術の展望 CQ出版（株） CQ出版株式会社Design Wave企画室 |
16:45 | |
| 第9会場 |
プロセサ提案型設計ビジネス パシフィック・デザイン（株） 杉浦 義英（取締役 デザインセンター長） |
16:45 | |
| 第11会場 |
Design Budgeterを用いた合成手法 日本シノプシス（株） 長谷川 達之（技術本部 ハイレベル デザイン ツール グループ 主任） |
16:45 |
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